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新兴内存技术–虚拟圆桌会议（第1部分，共2部分）

2020年8月31日通过杰夫·谢泼德发表评论

主持者Jeff Shepard

在本次有关新兴内存技术的虚拟圆桌会议上，我们将与X-FAB的内存技术营销经理Nando Basile（NB）一同参加。美光公司新兴内存副总裁Bob Brennan（BB）； Microchip Technology的全资子公司Silicon 存储 Technology（SST）许可业务部门副总裁Mark Reiten（MR）。

JS：在应用程序中使用新兴的内存技术（例如MRAM，ReRAM等）时，重要的设计注意事项是什么？

注意：在X-Fab，我们专门从嵌入式角度处理内存，而不是生产独立的内存设备。由于一切都在芯片级完成，因此它必须与设备中将提供的所有其他功能兼容。我们已经成功地将SONOS实施到汽车IC中，并大批量出货。对于新兴的内存技术（如ReRAM），我们目前正在寻找将其集成到客户设备上的方法，以用于边缘计算和医疗等应用。

BB：对于应用程序，内存和存储技术存在一个经典的性能与容量三角关系。三角形的顶部是DRAM，它是最苛刻的易失性应用程序的延迟和耐久性的最佳选择。三角形的基础是闪存技术（TLC，QLC），是块存储应用的最佳选择。凭借创新设计和大量资本投资的结合，DRAM和NAND将在未来十年继续在其高层和底层发挥作用。

MRAM（例如STTRAM）具有易于与逻辑半导体工艺集成的优势。但是，STTRAM的延迟和能量要比DRAM的耐久性稍高，而耐久性却要差一些，并且在实现密度方面面临设计上的挑战。因此，逻辑+ STTRAM的行业采用尚待观察。 RRAM是一种有趣的较低延迟的块存储技术，并且，面密度的经济性是否会导致广泛的市场部署还有待观察。

JS：MRAM，ReRAM和其他新兴的NVM技术是否已准备就绪？控制器是否突破了实现MRAN，ReRAM等增长的瓶颈？还是还有其他阻碍增长的因素？

注意：增长？这些技术已经开始在独立存储器中引起关注，这主要是因为它们有望在密度和低功耗性能方面有所提高。但是，相对于嵌入式应用程序，它们仍不完全成熟，主要是在技术集成和设计优化方面。这意味着全面的嵌入式实现尚需时日，除了某些初始的细分市场应用之外。我们肯定会在中期看到ReRAM的巨大潜力–由于所需的附加掩膜数量少，以及其超低功耗性能，缩短了访问时间和就地执行功能，这是其原因。

BB：在ISSCC等会议上，已经有许多可靠的研究论文发表在MRAM，ReRAM和其他技术上，并且这些类型的技术仍然是许多半导体公司活跃的研究领域。控制器技术并未阻碍新内存技术的采用。存储技术的原始误码率越大，错误需要越复杂。耐久性越低，则在管理媒体时ASIC和固件就越复杂。软件的根本更改需要两个奥运周期（八年），这是生态系统在内存和存储层次结构中采用新层的一项重大行业投资。

JS：您预计在短期内哪种新兴的内存技术（易失性或非易失性）会产生最大的影响，它们在哪里会发挥最大的作用？

Microchip Technology的全资子公司Silicon 存储 Technology（SST）许可业务部副总裁Mark Reiten（MR）

MR：我想同时解决上述三个问题：MRAM，ReRAM和其他新兴内存已经出现了很长时间了。与在过去50年中主导独立和嵌入式存储器产品的浮栅和电荷陷阱技术相比，这些技术均具有劣势。

让我们从MRAM开始。业界开发MRAM已有20多年了。电池技术已经从电磁隧道结（MTJ）演变为自旋扭矩传递（STT）架构。过去的十年中，较老的MTJ架构已投入生产，为数据中心中的NVSRAM替代（Everspin）等细分市场提供服务。由于产品成本高昂且无法满足要求的规格，因此这些技术没有大量使用。

STT体系结构是当前在高级节点上使用的方法，它正在28 / 22nm工艺节点进入生产以用于嵌入式应用。生产和可靠性方面的挑战仍然存在，并且成为广泛采用MRAM的障碍。 STT材料堆栈由18-20个非常薄的磁性和介电材料层组成，它们利用许多（Co，Ru，Mg，Fe，B，Pt）构成元素。沉积这些层需要原子层沉积，这比其他沉积技术昂贵。层厚度控制的要求超出了生产线计量能力中的当前水平（以及任何未来已知的水平），因此很难控制过程，结果过程偏差会更频繁地发生。堆栈是使用交替的材料层构建的，因此蚀刻需要改变气体以蚀刻每一层。每次更换气体需要几分钟，这将产量限制为每小时大约一个晶片。这意味着昂贵的蚀刻机每天只能处理约20-25个晶圆（与其他技术相比，吞吐量大大降低）。低蚀刻量和复杂，费时的层沉积导致高制造成本。堆叠的复杂性和层厚度控制（或缺乏厚度控制）导致不一致和可靠性问题。

MRAM已获得台积电（TSMC），三星和GLOBAL FOUNDRIES的资格，可作为28 / 22nm节点上的嵌入式技术进行生产，并且获得了少量的支持，他们可以承受成本，非竞争性规格，磁场敏感性以及其他可靠性限制。技术。尽管事实是MRAM在读取速度，读取/写入功率和数据保留方面均不如嵌入式浮栅技术。希望随着时间的推移可以改进该技术，并且早期采用者可能会感到，如果他们是第一个为MRAM积累现场数据的人，将会获得一些优势。我仍然持怀疑态度，并相信这些早期采用者将竭尽全力，并可能在市场上失败。

ReRAM的开发已经超过15年。它还在28nm和40nm处开始生产。 ReRAM的主要优点是成本。已经研究了许多不同的ReRAM堆栈，包括金属氧化物（HfxOx，TaxOx等），硫族化物和钙钛矿，但大多数生产水平的工作都集中在金属氧化物材料堆栈上。材料堆栈比MRAM简单得多，因此需要较少的处理来制造。与MRAM相比，ReRAM的缺点是更差的编程/擦除（设置/重置）功率，读取功率，读取速度以及显着的可靠性。这意味着就支持的规格和可靠性而言，ReRAM与行业标准的浮栅存储器相差甚远。无论如何，TSMC都在40nm（PMIC产品）和22nm（智能卡产品）上提供ReRAM，并且确实在低密度应用中得到了一定的采用，在这些应用中，内存宏可能会因大量冗余和开销而负担，以克服可靠性问题。

新兴存储器与浮栅技术之间的另一个主要区别是它们在过程堆栈中的实现位置。浮栅存储器内置于该过程的前端，该器件与晶体管一起从衬底向上构建。这意味着更多的过程复杂性，但在速度和可靠性上也具有明显优势。新兴的存储单元沉积在金属层中某个位置的过孔中，这意味着它们不会干扰工艺前端。到目前为止，这还没有什么区别，但是在16nm及以下的工艺中，使用FinFet结构来支持晶体管缩放，在业界中，关于在工艺前端集成浮栅存储器的可行性的争论很多。在SST，我们坚信我们可以做到，并且目前正在与主要的铸造合作伙伴合作评估这些技术。

总而言之，我相信MRAM和ReRAM将在不需要高性能或高可靠性的低端微控制器应用中占有一席之地，但由于它们的局限性，它们现在或将来都不会搁置。我认为《星际迷航》的斯科蒂说得最好，“船长，你不能无视物理定律。”

BB：3D XPoint等技术™跨入非易失性性能域，这将在内存层次结构中启用新层。与NAND相比，它的等待时间降低了1000倍，并且耐用性成倍增长，可在靠近处理器的地方实现高速，大容量的数据存储。编写了新的操作系统以利用这一层（例如：PMEM.IO），并且编写新的应用程序以直接与该层进行通信（例如：DAX）。这些新的操作系统和应用程序将优化其在DRAM，3DXP和NAND中的数据放置，以满足新的用例。

JS：您希望从3D内存技术中看到多大的影响？在芯片级别？在包装方面？

注意：尽管3D堆叠已经在数据中心，企业乃至消费者应用中得到了普及，但从汽车角度来看，一个主要的关注点是如何处理热管理等问题（尤其是控制热漂移的方法）。

BB：在芯片级别，业界已经面临通过创新的3D结构扩展闪存技术的挑战。 3D XPoint的3D结构™作为优化密度和性能的一种手段，已经广为宣传。在美光，我们坚信闪存中3D存储技术的力量，并在芯片级别上不断创新，以使该技术能够继续扩展。

许多激动人心的新3D封装技术结合了逻辑和内存，并以前所未有的性能和功耗优势将它们紧密结合在一起。一个示例是移动平台，在该平台上，计算，DRAM和闪存的紧密集成使得能够在低热密度下实现较小的Z高度，从而又可以增加超薄设备的功能。

如何创建和运行可重用的注册测试模型

三月11，2019 通过艾米·卡尔诺斯卡斯（Aimee Kalnoskas）发表评论

西门子业务导师Matthew Ballance撰写

寄存器测试在从IP到子系统再到SoC的所有设计级别上都是非常有用的冒烟测试。虽然UVM库中的内置寄存器测试序列在IP级别上很有用，但是捕获PSS模型中的寄存器测试意图可以使寄存器测试功能从IP移植到SoC级别，并在控制哪些寄存器方面提供更大的灵活性。在给定的测试运行中进行检查。

在里面 EEWorld系列四部分的第一篇文章，我们向您展示了如何捕获用于子系统或SoC级测试的寄存器模型。在本文中，我们向您展示如何生成寄存器访问测试并运行它们。

生成寄存器访问测试意图

首先，我们需要基于测试设计中的寄存器创建一个寄存器访问测试意图的PSS模型，该模型必须受到约束。幸运的是，我们已经在寄存器模型中捕获了生成这些约束所需的所有信息（请参见 Part 1）。

我们的寄存器创建工具可能能够直接构建PSS寄存器测试作为其输出之一。如果不是，那么一种自动创建测试意图的方法是运行一些SystemVerilog代码，该代码遍历UVM寄存器模型并写出PSS寄存器测试意图。下面的代码显示了UVM测试，该测试调用名为 regmodel2pss 从UVM寄存器模型创建PSS测试意图。

结果是一个可移植的激励描述，它捕获了子系统寄存器映射的寄存器测试意图。下面的代码是PSS组件的第一部分，以及生成的PSS操作以测试寄存器模型。

该动作（从寄存器块名称命名）声明了三个rand字段。的 reg_id 字段包含目标寄存器的ID，范围为0到寄存器数减1。 flip_bit 字段指定要测试的寄存器位。 flip_bit 和 reg_addr 会根据 注册ID 确保操作产生有效的寄存器地址，并且 flip_bit 根据测试的寄存器。 PSS覆盖模型也可以自动生成，以确保覆盖所有寄存器和寄存器中的所有位，如下所示。

下面显示的测试场景建立在对测试意图进行编码的核心操作之上。一旦有了核心的注册测试意图，就需要将其集成到顶级PSS场景中。虽然我们的核心注册测试意图是从注册模型自动得出的，但我们将手动编写顶级注册测试方案。

根据PSS的要求，测试方案封装在顶层组件中。因为我们将使用此组件中的操作，所以我们生成了一个注册测试组件的实例（subsys_reg_block_c）放在顶层组件中。在我们的顶级行动中（my_subsys_regtest_a），我们创建了一个实例 subsys_reg_block_regs_a 动作命名 测试位。在此操作中，是注册测试字段和Covergroup的实例。在顶级操作的活动中，我们运行 测试位 100次，这意味着我们将在每次测试运行时测试100个寄存器位。

添加测试实现层

现在，我们需要将此测试意图与具有测试实现功能的特定验证环境相关联，因为我们的顶级测试方案实际上并没有做任何东西，直到包括测试实现。幸运的是，PSS允许我们轻松地实现测试实现，而无需更改核心描述-在这种情况下， subsys_reg_block_regs_a 行动。下面的代码是SystemVerilog的测试实现描述，该描述利用PSS程序接口。声明外部函数的签名，然后从外部调用该函数。执行动作块

在上面的测试实现代码段中，我们使用了PSS 目标模板 exec块，用于指定汇编代码片段（在这种情况下为RISC-V），该片段必须生成以测试寄存器位。花括号（例如， {{reg_addr}}）用于引用PSS模型中字段的当前值，并将该值替换为生成的代码。用汇编语言进行测试实现当然有其局限性，但是PSS使得当需要这种技术时成为可能。这种测试实现方式适用于任何支持可调用过程的环境；例如C，C ++，SystemVerilog等。在大多数情况下，用于SoC的裸机嵌入式软件测试将以C编写。但是，如果我们需要进行汇编语言测试该怎么办？幸运的是，PSS也提供了一种方法！

运行PSS测试

现在我们有了测试意图和测试实现来测试对寄存器的访问，我们可以开始运行测试。在UVM环境中，PSS使我们可以灵活地预先生成定向测试或在运行模拟时运行PSS求解器引擎。

如下所示的定向UVM测试非常容易理解，并且总是做完全相同的事情。

如果我们能够在裸机软件环境中使用C，则可以使用 测试位 函数实现和PSS程序接口生成C测试代码，如下所示。但是，如果我们希望我们的测试在每次运行不同的种子时做一些稍微不同的事情怎么办？这是运行带有仿真的PSS求解器引擎的优势所在。使用不同的种子运行相同的序列会导致不同的行为，并且PSS工具提供了专用功能，可跨回归运行的模拟对测试进行动态分区。

但是，如果需要使用汇编代码，则可以使用目标模板exec块测试实现来生成完全独立的测试。下面显示了该测试的摘要，其中包含针对两个寄存器/位组合的测试。

结论

寄存器生成工具的输入文件和生成的UVM寄存器模型都包含足够的信息，可以自动创建可移植的刺激测试意图。这使得寄存器生成工具很容易添加对便携式刺激测试的支持。这也使得从现有的UVM寄存器模型中轻松获得便携式刺激测试变得非常容易，无论它们是如何构造的。无论哪种方式，结果都是使用PSS进行更多的验证自动化！

其他资源：

使用便携式刺激规格使传统便携式

从IP到SoC级别的便携式激励器自动测试

Matthew Ballance是Mentor Graphics的产品工程师和便携式刺激技术人员，与Questa inFact便携式刺激产品一起工作。在EDA行业的过去20年中，他曾在硬件/软件协同验证，事务级别建模以及IP封装和重用领域从事产品开发，营销和管理职务。 Matthew毕业于俄勒冈州立大学。

改善3D NAND性能，可靠性和良率的注意事项

六月11，2018 通过艾米·卡尔诺斯卡斯（Aimee Kalnoskas）发表评论

CTO办公室高级沉积和电镀主管Mark Puttock 恩特格里斯

即使3D NAND走向成熟并成为主流技术，芯片制造商也知道，鉴于涉及的极端复杂性，以更低的成本满足全球消费者和商业数据需求还有很多事情要做。

与以前的技术一样，专注于过程效率，材料创新和污染控制将优化制造过程，从而提高性能，提高产量并降低成本。

通过材料开发优化高纵横比蚀刻

创建具有极高纵横比（HAR）功能的复杂3D结构非常复杂，并且需要极高的精度，最终需要过程均匀性和可重复性才能达到规模。

刻蚀极端HAR功能的精度对于优化通道孔和沟槽以进行单元访问至关重要，而其独特的阶梯结构架构则将单元连接到周围的CMOS电路以读取，写入和擦除数据，这一点至关重要。

蚀刻挑战的一个例子是通常用于HAR蚀刻的硬掩模材料。它通常是无定形碳，其作用是保护材料的图案区域，同时允许对部件进行基于等离子蚀刻的材料去除，但是由于纵横比增加，它的耐等离子性不足以达到此目的，因此它已达到极限。应对这一挑战的一些可能解决方案将需要创新的新材料和开发措施，以为关键蚀刻工艺带来更高的抵抗力，稳定性，可重复性和优化性。

如果存储器堆栈的垂直间距约为50 nm，则96层单元堆栈的高度约为4.8μm。这对应于具有挑战性的宽高比〜100：1。另外，由于电池堆叠包括在电池级堆叠的成对的氮化硅（Si3N4）和用于隔离电池的二氧化硅（SiO2），因此干法蚀刻工程师要在保持足够高的选择性的同时实现连续且笔直的外形极为困难非晶碳硬掩模到达结构的底部。在此领域，工程师应寻求重大的材料修改，甚至是新材料，以帮助克服这些挑战。

另外，随着多层堆叠高度的增加，在存储器阵列的顶部和底部实现一致的蚀刻和沉积轮廓的难度也增加。例如，给定约100：1的比例，在存储器堆栈中选择性去除Si3N4成为湿法蚀刻挑战。困难在于，要在叠层的顶部和底部以及整个晶圆上始终去除Si3N4，而又不腐蚀任何SiO2。在96层以下，使用热磷酸（〜160°C）执行此任务；但是，在96层及以上时，需要特殊配制的湿法蚀刻化学剂以提高工艺裕度。

消除减速

随着堆叠变得越来越高，硅通道会延伸得更长，并且设备的速度受到通过通道移动的电子迁移率的限制。锗掺杂（目前正在开发中）是一种改善电子迁移率的已知方法，供应商正在努力寻找更有效的方法来为3D NAND提供锗掺杂剂。

要求是沿直径约为50 nm，深度为几微米的HAR硅通道实现均匀掺杂。一种有前途的方法可能是用使用纯锗烷的方法代替当前的方法，即在氢气中稀释稀有锗烷（GeH4）气体。目的是寻找最佳选择，以最大化通道的电导率并保持设备的运行速度。

3D NAND中阶梯结构的目的是提供对NAND堆栈底部的单元的访问，从而允许钨（W）的沉积形成字线，从而允许从外部外围电路访问单元控制栅极。每一层单元格都有一个步骤，并且随着更多单元格的堆叠，楼梯变得更长。楼梯的长度（顶部到底部，大约10μm）需要越来越长的导体，这反过来又引入了更高的电阻，从而影响了器件性能。

为了解决随堆栈高度增加而导致的导电性问题，可能有必要将替代金属应用于钨，这是当前的标准。化学元素（例如钴，钌或钼）在薄尺寸时具有较低的电阻率和更好的可靠性，并且可能对于保持整体设备性能至关重要。挑战在于开发能够以原子层沉积模式沉积这些金属膜的高性能前驱体。

在供应链中尽早建立缺陷控制

随着3D堆栈中存储单元数量的增加，单个单元中的缺陷可能会影响整个单元串以及设备的性能。结果，必须确定所有潜在的污染区域，并采取适当的步骤来避免任何和所有的缺陷。这些步骤的范围从原材料到化学合成，化学处理以及最后分配到晶圆。

例如，一个细胞中颗粒的存在可以有效杀死整个细胞串。而且，如果发现金属污染（例如来自不锈钢的Fe，Cr等），会破坏电池的电性能。同样，来自数十亿个HAR通道孔的大量等离子蚀刻副产物可能会吸附到晶圆载体设备中，并随后析出，从而导致晶圆结构出现缺陷。为了抵消这种影响，需要在晶圆载体（FOUP）中进行创新。最后，在高粘度下图案化此类HAR特征所需的光敏掩模材料（Photoresist）易于形成气泡，从而导致图案缺陷。结合泵，过滤和分配的创新来避免这种气泡的形成。

通常，随着几何尺寸的不断缩小，每一代3D NAND都对污染变得越来越敏感，因此材料纯度至关重要。没有足够的过滤和纯化，就无法实现能够增加层数和缩小尺寸以进行高级芯片开发的工艺要求。

整个供应链中的集成设备制造商，原始设备制造商和材料制造商/污染专家之间的紧密合作将使工艺创新继续，使3D NAND进入可预见的未来。随着垂直单元堆叠架构明显朝着128、256甚至更高的方向发展，该行业将获得性能更高，更可靠的设备，并具有更大的容量和更低的每比特成本。

如何创建节能型IIoT传感器节点

2018年4月10日通过艾米·卡尔诺斯卡斯（Aimee Kalnoskas）发表评论

S3半导体的Noel O’Riordan和Tommy Mullane

当您设计用于工业物联网（IIoT）的传感器节点设备时，很可能需要使用电池供电。考虑到预计将要部署的电池数量以及它们通常位于偏远的位置，因此不建议经常更换电池或为电池充电。因此，您的设备需要特别节能，这要求您设计从整个系统到单个电路的所有内容，以最大程度地减少能耗。

挑战在于，任何与能源相关的设计决策都可能在其他地方产生连锁反应。然后，不那么明显的事情可能会给电池寿命带来严重破坏。例如，虽然我们知道RF发射器通常会消耗大量能源，但有时可能是接收器或睡眠模式下的功耗导致电池快速耗尽。我们将在下面进行探讨。

创建最佳设计

对于设计师来说，好消息是，遵循许多总体原则，您将可以很好地开发出节能的产品。

首先，与使用2D-IC或3D-IC多芯片封装相比，使用单个定制集成电路（IC）更便宜，更小且更省电。这种集成的片上系统（SoC）方法减少了在基于电路板的标准实现中所需的耗电输入/输出（I / O）驱动器的数量。

占空比

接下来，您需要了解占空比如何影响设备使用寿命内的能源消耗。当您要达到很长的使用寿命时，从电池中汲取的每一个微焦耳都会很重要，但是创建一次只消耗几微瓦的设备是不可行的。

相反，通过计划工作周期，您的设备可以在短时间内完成需要更多电量的事情，并在其他时间节省下来的费用。

优化射频系统

让我们详细介绍一下RF子系统，它是设备中最耗电的部分之一。控制发射器消耗的功率相对简单：在传送所需数据后，只需将其关闭即可。但是，可能由于时序不确定性，接收器可能会保持活动状态，以等待接收其数据的设备的确认，或侦听其他传入消息。因此，尽管接收器的瞬时功率比发射器少，但您可能会发现它在产品的整个使用寿命中消耗的瞬时功率更多。

为了使效率最大化，可以将尽可能多的电路置于低活动状态，直到RF接收器检测到信号为止。您还可以缩短接收器处于活动状态的时间，尽管这会使您的设备对来自外部的命令的响应速度降低。

处理器和内存

在其他地方，必须解决处理器核心和内存子系统的工作周期。尽管许多设计依靠处理器来运行支持基本活动的软件（例如，收集传感器数据或将其传递给发送器），但该工作通常很简单，这意味着它不需要处理器。相反，请考虑使用可编程状态机或定制IC。它们可以在没有处理器的情况下运行，并消耗更少的功率。因此，您也不需要供电。

睡觉时间

当您考虑IIoT节点在“睡眠”模式下可能要花费多长时间时，重要的是要查看这些时间段内的能源使用情况：看起来相对较少的能量消耗在设备的整个使用寿命中会变得非常重要。

必须继续运行的子系统中的电流泄漏是一个特殊问题。考虑使用实时时钟和纳安级中断控制器。在某些情况下，很可能会禁用外部事件的中断，而只运行实时时钟。但是，这并非始终是最佳选择，因为它要求您的系统定期唤醒以检查是否发生了任何输入。通过选择能量要求足够低的中断控制器，最好使其保持运行状态，以便您可以在发生情况时做出响应。

接下来，当处理器和内存断电时，如何处理临时数据？保留寄存器和存储单元的组合是一种选择，尽管这会导致一些电源泄漏。另一种选择是将重要数据存储在非易失性存储器（NVM）中，而不是使用易于泄漏的SRAM和寄存器。使用NVM可以在备份系统电源时快速访问数据。

但是，一如既往地做出正确的选择可能会很棘手：设置为最小化泄漏并支持高密度NVM的过程可能无法提供高效的片上RF模块所需的性能。然后，如果您要购买分立的RF收发器，并考虑将数据转移到其上所需的能量，则您可能会抵消甚至超过通过实现片上NVM所实现的节能效果。仔细查看您的应用程序要求，以确定哪种方法最适合您的定制SoC。

有源元件优化

我们不要忘记通常需要保持活动状态的组件。诸如是否将输入多路复用到模数转换器（ADC）之类的细节很少会影响构造这些电路的方式。例如，Σ-ΔADC在能效，精度和物理尺寸之间的权衡似乎很有吸引力。但是这种ADC不适合多路传输；在这种用例中，逐次逼近（SAR）ADC通常会表现更好。现代SAR ADC每次转换每位的能耗极低（您正在寻找数十毫微焦耳的能量）。

不要忘记您的前端模拟电路，例如在转换之前对信号进行调节的缓冲器和放大器。这些工具用途很广，可能需要很多电源。通常，您可以根据所需的带宽和精度来优化事物，从而降低ADC和前端电路的能耗。

绑在一起

使用具有功耗意识的设计技术将帮助您将子系统整合到一个有效的SoC中，在该子系统中，电路和子系统会在需要时激活，并且可以关闭而不会影响必须保持运行状态的区域。

遵循标准-包括统一功率格式（UPF）-可能会有所帮助，尽管仍然需要关注各个级别的细节。想象一下需要同时运行的两个子系统（A和B）。物理上的限制可能会导致A和B位于更大的功率岛中，该功率岛包含了子系统C和D，而当A和B运行时则不需要。为了确保您的SoC能够正常工作，测试必须确保整个孤岛以正确的方式上电，且不会超出功耗预算。如果无法做到这一点，则可能需要更改电源控制架构，也许将子系统C和D移至另一个电源岛。

最后，请注意片上噪声，这可能会导致您在功率岛周围进一步改进。例如，您可以使用低噪声低压差稳压器为独立的混合信号部分供电，并且在进行测量或传输数据后，切换到效率更高的DC / DC转换器进行分析。

定制IC：通常是最佳选择

这些示例说明了在IIoT传感器节点中优化能效所涉及的一些复杂性和复杂性。在许多情况下，就成本和能耗而言，正确设计的定制集成电路都是最佳选择。因此，为IIoT设计传感器节点的任何人都应确保他们能够获得有关实施混合信号IC的专业知识。

关于作者

O’Riordan是的高级职员设计工程师 S3半导体。他在混合信号集成电路领域拥有20多年的经验。在1996年加入S3 Semiconductors之前，他曾在ITALTEL工作。Noel拥有爱尔兰都柏林大学的工程学学士学位和工程科学硕士学位。他还是都柏林大学电子工程系兼职高级讲师。

Tommy Mullane是S3 Semiconductors的高级系统架构师。他获得了学士学位他于1997年获得都柏林国立大学（UCD）的电子工程学博士学位。他从事光电子器件研究工作，并于2006年获得UCD的技术管理硕士学位。从2000年至2014年，他在都柏林的一家创业公司工作，称为Intune Networks的产品-应用于下一代光学电信系统，涉及从光学到芯片设计，软件和系统的各种技术领域。他拥有5项专利，并发表了许多论文。

智能手机生物传感器可追踪心率，血压，坐式摄氧量等

2017年12月17日通过艾米·卡尔诺斯卡斯（Aimee Kalnoskas）发表评论

联发科技今天发布了首款6合1智能手机生物传感器模块联发科技Sensio。联发科Sensio 是功能强大的高级健康监控解决方案，可轻松跟踪心率信息，血压趋势，外周血氧饱和度等。联发科技Sensio可作为智能手机中的嵌入式模块使用，使消费者可以在最常使用的设备上快速检查和监控身体健康状况— their smartphone.

“赋予人们使用智能手机访问其健康信息的能力是使世界变得更加健康的重要一步，”联发科产品营销高级总监李延池博士表示’的无线业务。“借助我们的MediaTek Sensio生物传感器模块和软件，开发人员和设备制造商可以使用功能强大的嵌入式健康监控解决方案，在大约60秒内提供心脏和健身信息。”

联发科Sensio MT6381是一款全面的软件和模块解决方案，专门设计用于提供有价值的健康数据，包括光学，电气和处理组件。可定制的紧凑型解决方案意味着设备制造商可以灵活地将MediaTek Sensio模块直接嵌入到所有类型的智能手机中，而无需使用多个传感器。使用联发科技Sensio，制造商能够开发专有应用程序或利用第三方应用程序和开发人员附加组件。

该模块将发光二极管（LED）与光敏传感器结合使用，以测量用户对红色和红外光的吸收’指尖。通过触摸设备’借助指尖的感应器和电极，MediaTek Sensio在您的心脏和生物感应器之间创建一个闭合环路，以测量ECG和PPG波形。观看联发科技Sensio的工作原理.

Sensio在大约60秒内提供了这六个关键健康数据点：

心率 —MediaTek Sensio可测量每分钟的心跳。
心率变异性 —MediaTek Sensio可测量心跳之间的时间变化。
血压趋势 —MediaTek Sensio测量血压趋势，以便用户可以查看一段时间内的一系列数据。
周围氧饱和度（SpO2） —联发科技Sensio可测量血液中的氧气量。
心电图（ECG） —MediaTek Sensio在一段时间内测量心脏的电活动，并以图形形式显示。
光体积描记法（PPG） —联发科技Sensio测量血液量的变化。

由光纤，电气和处理组件组成的首个6合1总体硬件和软件解决方案提供了一套智能健康解决方案，可帮助用户更了解其健康水平。

联发科技Sensio MT6381包括：

集成的R和IR LED用于反射式PPG测量+ 1通道ECG模拟前端
紧凑的6.8 mm x 4.93 mm x 1.2 mm OLGA 22引脚封装
外部BOM总数：4个帽+ 2个电极
I2C / SPI数字接口

联发科Sensio将于2018年初开始提供。

10月在EDABoard.com论坛上举行微控制器热门话题

2017年11月3日通过艾米·卡尔诺斯卡斯（Aimee Kalnoskas）发表评论

(编辑’s注：对问题感兴趣吗？有问题或其他解决方案？然后点击“Read more”链接并关注对话 EDAboard.com 或登录EDAboard并参与微控制器论坛主题。)

需要基于PIC12F675的12V电池充电器的帮助 –我正在尝试为PIC12F675使用的12V电池充电器编写代码。它’充满电可工作，但电池电量低则无法工作。我在下面给出我的项目代码，原理图和保险丝。阅读更多

PICmicrocontroller中的创建模式功能 –我正在创建一个允许LED以几种不同模式点亮的系统。
微控制器= 16F628A
编译器= MikroC
我的PIC微控制器也连接到16×2 LCD显示当前模式。每次将模式更改为INT时，结果仅在一个完整周期后才会反映出来。我按INT按钮后，有什么方法可以立即更改它？阅读更多

3.3v PIC和5v显示的行为 -我使用的是5 V电压显示器，接口为UART。 PIC16F886在3.3 V电压下运行。如果我们都在UART上接口，那会是什么行为？阅读更多

移位寄存器不起作用 –这是我的电路，我对其进行了编程以显示数字7段显示。我可以获取输出，但在尝试显示数字时可以看到位在移位。我的程序或电路是否有错误？阅读更多

UART从SIM808模块接收字符串 –我在应用程序中使用了SIM808模块。如何有效接收字符串？这是接收字符串的正确方法吗？阅读更多

T6963C中的8051问题 –我正在将T6963C与带有外部字符模式（值为88h）的AT89s52接口。我的数据没有显示在glcd中。阅读更多

ESP8266设计问题 –我用ESP8266设计了一个电路，但接触器电路（由TRIAC，光电和ULN2003组成）不兼容。关闭电源时，必须先重新插入ESP8266。为什么？阅读更多

控制器挂断 –我项目的概念是警告我工厂的员工间隔时间。当操作员打开电源时会产生声音。继电器输出连接到DC12V号筒以创建警告。我的问题是当我接通电路时，控制器挂起了。它以连续声音而不是蜂鸣声（如LED闪烁）产生警告声。我不’电路和程序出了什么问题。阅读更多

开关以控制两个LED –
1.此程序是否控制两个LED？
2.是高效的程序还是更好的程序？阅读更多

定点与浮点

2017年9月15日通过斯科特·桑顿 6条留言

各种类型的处理器（DSP，MCU等）都可以使用浮点数进行数学运算，但这到底是什么意思？通常，与定点数学相比，浮点数学提供了更大范围的数字和更高的精度。了解差异以及何时使用哪种类型的数学可以在更快的计算或更精确的计算方面有所不同。通常，目标是仅使用完成任务所需的计算能力。

图1：根据IEEE 754-1985标准，数字0.15625表示为单精度浮点数。（来源：Codekaizen，wikipedia.org）

两者之间的根本区别是小数点的位置：定点数字在固定位置有一个小数，而浮点数字有一个符号。两种类型的数字都在各节中设置，并且数字的每个部分都有一个占位符。参见图1，定点数字具有一定数量的保留数字，该保留数字位于剩下数字的整数部分的小数点一侧。小数点右边的数字保留为数字的小数部分。如果您的MCU仅使用固定数字，则小数将保留在相同的位置，因为如果小数部分设置了两位，那么这就是您将要达到的精度级别。

图2：在计算机科学术语中，十进制称为“基数”。设置了基数，因此在基数的左侧和右侧有固定的位数。数字n是处理器可以处理的位数，因此n可以是4,8,16、32或更高，具体取决于处理器数据路径的位宽。

无论数量多少，都必须将非常大的数字和非常小的数字容纳在相同数量的占位符中，实际上是位，在同一位置用小数点分隔。例如，如果定点格式表示货币，则精度级别可能仅在小数点后两位。程序员知道寄存器只需要保留小数点后两位，便可以放入9999，并知道定点单元会将其解释为99.99，即99.99美元。（这里以10为底的数字为例，但请记住处理器使用2或二进制的数字）。

类似地，数字001将由代码解释为0.01。小数在代码本身之外。再次使用上述货币示例，定点数学将数字100视为1.00。定点处理器的代码是相对于固定位置的十进制编写的。与处理器速度无关的定点数学比浮点数学更易于编写和编写代码。除非您知道要处理的数字大于定点单元可以处理的数字，否则定点是足够的。定点数通常设置为使用最高有效位表示正号或负号。这意味着4位无符号整数的范围是0到15（因为2⁴= 16），而4位签整数的范围是-8到7（-8，-7，-6，-5，-4，-3，-2，-1,0,1,2,3,4,5,6,7）。同样，这是因为在一个只有4位表示它的数字中，总共只能表示16个可能的数字。（即2⁴= 16，其中4是此示例中处理器可以处理的总比特数）。一些建议不要将钱作为浮点值存储。

浮点数也适合特定的模式。实际上，电气和电子工程师协会（IEEE）具有表示浮点数的标准（IEEE 754）。浮点数在小数点之前和之后没有固定位数。相反，浮点数由总保留用于表示数字的位数。像定点数一样，浮点数具有预定的位数来保存浮点数，该浮点数具有符号（正数或负数）以及带指数的数字（即尾数）。所有这些都必须适合分配给处理器的数据路径，该数据路径可以是16位，32位或64位等（请参见图2，了解如何表示32位宽的浮点数。）浮点数存储的数据位数将与数据路径中所容纳的位数一样多，并且指数确定小数点相对于精度位数的位置。指数和尾数的长度将反映应用程序预期的最大和最小数字。

图3：IEEE 754 32位（又称单精度）浮点数包含三个部分：符号，指数和小数。该分数也称为有效数或尾数。在此标准中，带符号的位对于正数为0，对于负数为1，具有8位指数。 “双精度”是64位宽。

浮点数失去精度，因为它们仅具有固定的位数来表示实数（例如16位，32位或64位）。实数可以继续为正或负无穷大，并且在0和1之间也有无限数量的实数。一个16位处理器只有16位代表数字，因此上限为2¹⁶。例如，一个4位处理器只有4位可以表示数字，并且最高不能超过9999（如果它不使用1位作为符号）。一个16位处理器只能代表2¹⁶ 不同的数字。

浮点数看似令人困惑和复杂，但对于处理器而言也很耗时。使用浮点数进行数学运算可能涉及几个步骤，以解决指数值的差异。 IEEE 754标准最早于1985年发布，解决了与创建有关浮点约定的可移植代码有关的问题。在该标准之前，公司会按照自己认为合适的方式处理浮点数学运算，从而使代码难以从一种处理器架构移植到另一种处理器架构。该标准的最新更新于2008年进行。有几种基于Java脚本的在线工具可用于帮助您使用base-2了解IEEE-754浮点数。（搜索“ IEEE-754转换器”。）许多文章和白皮书都介绍了如何最好地使用浮点数，因为处理器在比较数字时会很直截了当，并且溢出最大可能的数字会将数字翻转到零。简而言之，就处理器的处理方式而言，浮点数可能比固定数复杂得多。

DEMUX，MUX和解码器：如何扩展I / O

2017年9月6日通过迈克·帕克斯 1条评论

不断前进的技术进步已使工程师越来越多地使用更小巧，更节能的微控制器。但是，这些好处确实要付出代价。物理上更小的封装具有更少的I / O引脚空间，这意味着更少的外围组件可以与微控制器本身接口。更少的外围设备意味着更少的功能，这往往不是理想的折衷方案。

即使使用基于总线的协议（例如I）²对于C或SPI，通常需要使每个外部集成电路都有一个专用于芯片选择或输出使能的引脚（在原理图上通常标记为CS或OE，在低电平变化时通常标记为/ CS和/ OE）。计入电源，接地，复位和I²像ATtiny85这样的小型8引脚芯片上的C引脚，一种设计最多可以使用其余的I / O引脚与三个外围设备接口。当然，一种选择是探索同一微控制器系列中的更大芯片。根据组件的可用性或设计约束，这可能不是一个可行的选择。另一种可能性是在微控制器和各种外部组件之间加入一个附加电路。诸如多路复用器，多路解复用器和解码器之类的电路具有各种封装和电压电平，因此可以相对轻松地将其合并到板布局中。

**图1A**：多路分解器可以根据地址引脚将数据输出引脚路由到不同的组件。 **图1B：** 解码器将地址引脚作为输入，并将相应的引脚提升为逻辑高电平。 **图1C：** 多路复用器从多个设备获取输入，这些输入是使用微控制器地址引脚选择的，并将所需的组件输出路由到微控制器上的单个输入引脚。

使用多路分解器，我们可以将两个微控制器的I / O引脚转换为地址引脚（例如A1和A0）。第三个引脚用作数字输出，然后通过将地址引脚切换到以下四种状态之一，可以将信号重定向到多达四个外部外围组件：< A1:A0 >= 00、01、10和11。

如果不需要可控的输出信号，则可能更需要使用解码器。使用解码器时，由于二进制算术功能的强大，相同的三个引脚（两个地址引脚和数字输出引脚）可用于与八个外围组件接口（2³ = 8）。这在处理外部IC的芯片选择或输出使能引脚的情况下非常有用，这些引脚仅需要驱动至电源电压或接地即可。可以将反相器放置在高电平有效解码器的输出上，以处理需要低电平有效使能的芯片。实际上，在分立封装中，最常见的是2：4和3：8解码器。但是，可以根据需要将多个离散解码器级联为更大的网络。注意不要太大，因为扇入和扇出可能会引起问题。可能出现的问题包括响应时间变慢，甚至电压电平下降到定义的逻辑电平以下。

最后，对于从外部设备（例如传感器或开关）馈入微控制器的输入，也可以采用类似的概念。代替多路分解器，可以使用多路复用器将多个输出汇集到一个输入引脚中。固件设计人员必须格外小心，以确保在处理不同的输入以及在代码中代表它们的相关变量时逻辑正确。请注意，解码器，复用器和解复用器芯片本身可能具有输出使能（OE）引脚。根据电路设计的不同，这些引脚可以硬连线至地或源电压，因此无需使用微控制器引脚。折衷总是总是需要或可能不需要芯片。否则，必须在设计中预算微控制器引脚。

EDAboard.com上的顶级微控制器线程– August

2017年9月4日通过艾米·卡尔诺斯卡斯（Aimee Kalnoskas）发表评论

(编辑’s注：对问题感兴趣吗？有类似的挑战吗？有问题或其他解决方案？然后点击“Read more”链接并关注对话 EDAboard.com 或登录EDAboard并参加微控制器论坛。)

使用控制器的PWM –我正在一个需要以下条件的项目中工作：模拟电压和PWM在与微控制器相同的引脚上。这可能吗？目前，我正在使用一个微控制器引脚。阅读更多

BLDC感应电机问题 –我正在开发最大电流保护为20A的驱动器。电动机以12V和24V驱动。该电机是三相BLDC电机。我的驱动程序在24V，1.3A空载时给出了1800 RPM的电动机转速，在12V，0.9A空载时给出了900 RPM的电动机转速。我检查了其他在BLDC电机电路中具有专用IC的驱动器。他们的速度如下，

24V时2000 RPM，1.5A电流
1100 RPM在...上12V，1.1A电流

我的项目是用微控制器更改那些专用IC。我已经实施了，并且工作正常。所有功能都正常运行。但是由于速度特性，该项目无法接受。阅读更多

使用微控制器进行以太网通讯 –我想制作一个可以通过LAN /以太网将链接发送到本地主机的设备。主机PC通过LAN电缆，交换机/路由器与设备连接，并且将有100多个相同的设备在做相同的事情。在这种情况下，系统应该如何安排？是否需要为每个设备提供一个IP地址？这些设备如何将数据发送到主PC或本地主机？阅读更多

UART PIC16F628A Tx上的问题– Rx – I’我在添加按钮时遇到问题。没有错误（除了我放置UART2_Read），但是我可以’在PORTA.F1（Tx）和Led PORTB.F4（Rx）上添加更多按钮。阅读更多

同时按下两个键（0或4） –按住颜色键0和键4时会发生什么。哪些显示行为会受到影响？阅读更多

BLDC电机中的电流保护问题 –我正在开发24V，20A电流的BLDC电机驱动器。假设电动机满载，POT（油门）最大，然后电动机尝试启动，有人用手捡起转子，然后电动机停止运转。它应该达到20 A，然后在电流保护范围设为20 A时停止。但是它在电流为1 A或2 A时停止。阅读更多

延迟5微秒 PIC12f675 不工作 –我正在使用具有20 Mhz时钟的PIC12f675和具有20 Mhz时钟的PIC12f675，我想产生5 µs的延迟。我使用以下公式计算：
Pic输入频率= Fosc / 4 = 20 Mhz / 4 = 5 Mhz
预分频比= 1：4
刻度计数器频率=预分频器/ 5 Mhz = 4/5 Mhz =0.8μs
所需延迟=5μs
需要的延迟=计时器计数*刻度计数器频率
通过使用此公式，计时器计数为249。阅读更多

dsPIC33f内部闪存作为EEPROM –对于我的应用程序，16位dsPIC33FJ64GS606 微控制器。控制器没有EEPROM选项。我找到了一个选项，可以从 Microchip网站。我有Project文件，但无法编译。阅读更多

将字节连接成一个32位字 – I’m比较了将接收到的UART字节串联为32位字的两种方法。方法＃0使用联合方法＃1–使用移位尽管上述两项工作’d想知道您觉得哪个更适合使用，为什么？阅读更多

如何在C编程中实现查找表？ 在我的一个应用程序中，我需要使用C语言的查找表。我需要根据两个变量参数-温度和压力来选择数据。例如，如果temp = 0和pressure = 750，那么我必须选择14.37。，依此类推。请参阅附表。阅读更多

从浮栅到FRAM的存储技术

2017年8月25日通过斯科特·桑顿 1条评论

内存有两种基本类型：易失性和非易失性。每当完全断开电源后，易失性内存就会丢失其内容，并变成空白状态。但是，易失性内存不需要太多电源，并且可以使用小电池维护其内容。即使完全断电，非易失性存储器仍保留其内容。

SRAM和DRAM
易失性存储器类型包括静态RAM（SRAM）和动态RAM（DRAM），它们被广泛用作CPU的工作存储器。 SRAM可靠且快速，访问时间为10到30 ns。 DRAM访问时间通常为50 – 60 ns。 DRAM使用电容器，由于用于存储数据的电容器会随着时间流逝而失去电荷，因此需要刷新。 SRAM不需要刷新，但是像DRAM需要恒定的电源以避免丢失存储的数据。 DRAM通常用作计算机中CPU的主要工作存储器，而SRAM用于高速缓存和其他需要高速寄存器的应用程序。

NVRAM
非易失性随机存取存储器（NVRAM）的类型概述如下：

从技术上讲，非易失性存储器是穿孔卡，它是最早将数据存储在介质上的主流形式，其次是磁带和软盘。浮栅存储单元是NVRAM的第一个实例。浮栅是通过保持电荷或不保持电荷来保持一位（0或1）存储器的晶体管。

EPROM和EEPROM之间的区别
可以写入EPROM（可擦可编程ROM），但需要通过包装中的窗口将其暴露在紫外线下才能擦除。如今，电可擦可编程ROM（EEPROM）芯片得到了更广泛的应用，它们是可重写的集成芯片（IC），可在断电时保留数据并通过电信号擦除数据。为了写入EEPROM，您必须先擦除它。 EEPROM可以按位或字节（8位）进行寻址，因此可以检索不同长度的数据。 EEPROM最常用于存储少量的机载数据，例如引导代码。

ROM，PROM，FROM和OTP NVRAM
非易失性存储器的另一种类型是只读存储器（ROM），它包括可编程只读存储器（PROM），该存储器在制造后可进行一次编程并通过保险丝锁定。现场可编程存储器（FPROM），也可在制造后进行编程；一次性可编程非易失性存储器（OTP NVRAM）是一种EPROM，没有紫外线曝光和擦除窗口，从而降低了成本。

图1：显示各种内存技术及其关系的图表。该图表并不全面，但涵盖了此处提到的内容。（来源：作者）

快闪记忆体
逻辑“或非”或“与非”布置中的浮栅阵列构成闪存。闪存与EEPROM具有许多相同的技术属性。但是，Flash一次只能检索整个存储器块，而EEPROM只能通过每个提取指令检索位或字节。闪存通常用于存储来自数码相机等设备的大量数据，也可以用作计算机硬盘驱动器（HDD）的快速替代产品。基于NAND闪存的内存被用来代替传统的硬盘驱动器，将其作为固态硬盘（SSD）用作计算机上的主要存储。闪存有两种类型：NAND和NOR。与基于NOR的闪存相比，NAND闪存技术的读取速度快于写入速度，并且更适合于同一区域。闪存已经可以通过USB记忆棒，SD卡和其他用于访问闪存的接口技术进行移植。

新出现的NVRAM
新的NVRAM技术在过去十年左右的时间里出现了。铁电随机存取存储器（FRAM，F-RAM或FeRAM）是另一种非易失性存储器技术，其写入速度极快，具有很高的耐久性并具有高能效。根据德州仪器“对FRAM存储器单元的实际写入时间少于50 ns。大约比EEPROM快1000倍。此外，与EEPROM不同，您必须执行两个步骤来写入数据：写入命令，然后是读取/验证命令； FRAM的写存储器功能与读存储器的过程相同。只有一个内存访问命令，读取或写入只有一步。”与EEPROM所需的10-14 V相比，FRAM的使用量约为1.5V。 FRAM也是可靠的，并且具有高达100万亿次循环的R / W耐力。 FRAM也是安全的，因为它更能抵御外界影响导致的数据损坏，并且读取时具有与写入时相同的功耗特征。 FRAM不受磁场影响。与其他相比，FRAM实际上相当耐辐射。因此，FRAM迅速成为医疗和汽车行业的最爱。

MRAM（磁阻随机存取存储器）是一种NVRAM技术，使用磁态存储数据。 MRAM易受外部磁场的影响，但是在封装级别对MRAM进行外部屏蔽可减轻与暴露有关的危害。

FRAM和MRAM有什么区别？
Everspin Technologies是MRAM的主要生产商。根据Everspin的说法，“ MRAM或磁性随机存取存储器使用1晶体管– 1磁性隧道结架构，其中铁磁材料的磁性”状态”作为数据存储元素。由于MRAM使用磁性状态进行存储（而不是随时间推移而“泄漏”的电荷），因此MRAM提供了相当长的数据保留时间（+20年）和无限的使用寿命。”^[一世] Everspin使用标准的CMOS技术生产MRAM。目前还不清楚随着价格的下降，MRAM或FRAM是否将成为主导。在此之前，低成本闪存（例如NAND）将在SSD，USB拇指驱动器和SD卡中占据主导地位。

图2：低功耗MRAM使用磁性开关，不需要电子移位。因此，没有机制可以导致磨损，从而带来无限的耐力。 MRAM拥有20年无电数据保留时间，读取周期为35 ns。（来源：Everspin Appnote“比较技术：MRAM与FRAM）

未来的存储技术
未来的存储技术或提供有前途研究的存储技术包括自旋转移扭矩随机存取存储器（STT-RAM），相变存储器（PCM）和电阻式随机存取存储器（RRAM）。 MRAM和FRAM是非常新颖且毫无疑问的，有待改进。内存技术也正在探索中，忆阻器。新型的存储器已经在研究和开发中，有朝一日可能包括塑料，量子点存储器，三维存储器以及基于有机/生物的存储器。[ii]

[一世] Bohac，Chuck。比较技术：MRAM与FRAM。 2013年，第1-7页，比较技术：MRAM与FRAM .

[ii] Meena，Jagan Singh等。 “新兴的非易失性存储器技术概述。” Nanoscale Research Letters，施普林格，2014年9月25日，。