CEVA，Inc.今天宣布 CEVA-BX，其新型的通用混合DSP /控制器架构可解决语音，视频，通信，传感和数字信号控制应用中的数字信号处理新算法。 CEVA-BX架构提供了电机控制和电气化所需的通用DSP功能，将CEVA的市场范围扩展到了新兴的汽车和工业市场，而传统的DSP或具有低性能DSP协同处理功能的MPU / MCU却无法满足这些市场。
CEVA-BX提供了一种新型的DSP体系结构，将DSP内核固有的低功耗要求与大型控制代码库的高级编程和紧凑代码大小要求结合在一起。它使用11级流水线和5路VLIW微体系结构，通过双标量计算引擎提供并行处理，加载/存储和程序控制，使用通用标准单元和内存编译器在TSMC 7nm工艺节点处达到2 GHz的速度。 CEVA-BX指令集架构（ISA）集成了对单指令多数据（SIMD）的支持，广泛用于神经网络推理，降噪和回声消除，以及用于高精度传感器融合的半精度，单精度和双精度浮点单元和定位算法。
Linley Group的高级分析师Mike Demler表示：“消费者，汽车，工业和医疗保健设备越来越多地集成了多个传感器，例如相机，麦克风，环境和运动检测器，这些传感器产生的数据必须融合，解释和处理。 -设备，然后通过无线链接发送到云。在边缘设备中处理这些繁重的信号处理工作负载需要控制和DSP功能的有效结合。 CEVA-BX采用混合架构，可为智能设备提供出色的全面性能，从而无需单独的CPU和DSP协处理器。”
CEVA-BX采用了高级微处理器体系结构的关键体系结构原理，例如大型正交通用寄存器组，以实现最高的C编译器效率；创新的分支目标缓冲区（BTB），可将分支开销降至最低；硬件循环缓冲区，可降低代码循环的功耗，完全缓存的内存子系统以及对所有标准C类型的本机支持。其CoreMark / MHz得分为4.5，反映了该体系结构的卓越控制能力。 CEVA-BX客户可以使用CEVA-Xtend向架构中添加专有的ISA，以加速专有算法，并利用CEVA的自动队列和缓冲区管理机制来集成协处理器并创建CEVA-BX内核集群。
CEVA-BX最初提供两种配置–具有单个32X32位MAC和四个16X16位MAC的CEVA-BX1和具有四个32X32位MAC和八进制16X16位MAC的CEVA-BX2，也能够支持16个×8-bit and 8×8位MAC操作。 CEVA-BX2可处理密集型工作负载，例如5G PHY控制，多麦克风波束赋形和用于语音识别的神经网络，每秒高达16个GMAC。 CEVA-BX1可为中低端DSP工作负载提供服务，例如蜂窝物联网，协议栈和始终在线的传感器融合，每秒高达8个GMAC。使用专用的受信任执行模式来解决安全问题，以符合严格的安全标准。
CEVA-BX内核现已向主要客户提供，并于2019年第一季度末获得一般许可。
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