RISC-V的一些开发工作都针对诸如人工智能（AI），机器学习（ML），深度学习（DL）和其他高性能嵌入式应用程序的应用程序。考虑了本系列中的前两个常见问题解答 RISC-V的功能 和 与技术相关的近期风险和 越来越多的工具可帮助降低使用RISC-V的风险。本常见问题解答介绍了将RISC-V集成到高性能系统中的一些选项。
设计人员可以通过多种方式使用RISC-V技术。有些公司提供RISC-V作为IP内核，可用于生产针对特定应用优化的定制内核。其他供应商提供了可以集成到系统中的完整RISC-V处理器。在其他情况下，RISC-V内核已经与其他类型的处理器和外围设备集成到了FPGA等SoC中。以下概述了可用设备的类型；它不全面。
RISC-V ISA作为IP内核
例如，SemiDynamics提供了Avispado内核。 Avispado的面积小，功耗低，专为针对ML应用的节能型SoC设计。 Avispado的64位本机数据路径支持大内存容量。凭借其完整的MMU支持，Avispado还支持Linux，包括多处理。 Avispado支持缓存一致的多处理环境。它可以在单个SoC中支持数百个内核。它的本机CHI接口可以根据应用需求定制为ACE或AXI。
Avispado支持即将发布的RISC-V矢量规范1.0和Semidynamics开放矢量接口，从而提供了在自定义矢量单元之间进行选择以及使用Semidynamics产品的自由。向量指令密集地编码大量计算，从而减少了每次操作的能量。 Vector Gather指令可有效支持稀疏张量权重，从而帮助ML工作量。
SiFive Core IP产品组合涵盖了从高性能多核异构应用处理器到区域优化的低功耗嵌入式微控制器。 SiFive Core IP标准核心微体系结构基于RISC-V ISA，可提供64位和32位选项。
使用SiFive Core Designer，可以利用SiFive灵活的生成器样式为不同的性能和效率等级设计处理器体系结构，从而将SiFive Core IP调整为特定的工作负载。基于灵活微体系结构设计的SiFive标准内核已针对常见用例进行了预配置，并为在SiFive Core Designer中设计自定义内核提供了起点。
Cobham Gaisler最近宣布了一条新的处理器IP核产品线，这些产品实现了RISC-V指令集体系结构。该系列的首个产品NOEL-V处理器IP内核将于2020年12月25日上市，可下载到Xilinx的Kintex UltraSCALE FPGA中。
Cobham Gaisler最初的RISC-V产品将是采用VHDL编写的RV64GC兼容处理器IP内核，一种64位架构。该处理器将与Cobham的GRLIB VHDL IP内核库完全集成。 GRLIB提供了多种接口和功能，例如高速串行互连，加密，压缩等，可以嵌入RISC-V处理器。 GRMON3软件调试监视器的升级将对其进行补充，以支持新的ISA。
RISC-V作为SoC，FPGA，ASSP等中的硬件
Celerity是一种以加速器为中心的片上系统（SoC），它使用分层的加速器结构来提高高性能嵌入式系统的能效。 SoC是TSMC 16 nm中的5×5 mm 385 M晶体管芯片，由密歇根大学，康奈尔大学和Bespoke Silicon Group（现位于美国华盛顿）的20多名学生和教师组成的团队设计和实现。作为DARPA快速电路实现（CRAFT）计划的一部分。 Celerity目前宣称RISC-V性能为世界纪录；每秒500B RISC-V指令，比以前的记录高100倍。
Celerity是一个多核多层AI加速器。总体而言，该芯片包括三个主要层：通用层，大规模并行层和专用层。与典型的CPU设计相比，分层SoC可实现高灵活性和更高的电源效率。通用层专为通用性而设计，可以执行多项任务-通用计算，内存管理以及对芯片其余部分的控制。因此，Celerity集成了Free Chip Project中的五个高性能乱序RISC-V Rocket内核。下一层是大规模并行层，该层将496个低功耗定制设计的RISC-V内核集成到一个网格中。这些称为Vanilla-5的定制内核是有序的标量内核，其占用的空间比Rocket内核少40倍。最后一层是集成二值神经网络（BNN）加速器的专业化层。这三层都是紧密链接的，并与以400 MHz运行的DDR存储器接口。
开发Celerity的DARPA CRAFT程序旨在将定制集成电路的设计周期缩短到几个月而不是几年。设计设计框架，当下一代制造工厂上线时，可以很容易地重新设计这些框架；并创建一个创新库，以便在每个设计和制造周期中重新利用方法，文档和知识产权，而不是重新发明它们。这种廉价的设计范例还可以使小型设计团队应对当今无法解决的复杂定制电路开发挑战，从而有助于实现创新生态系统的多元化。
世界语技术公司正在创造新一代的AI / ML / DL处理解决方案，这些解决方案具有无与伦比的能源效率（性能/瓦特），可扩展性和灵活性。多核设计的历史局限性一直是复杂性和功耗，但是现在可以在一个硅片上创建具有上千个处理器核的设计。世界语的高性能ET-Maxion内核旨在提供最佳的单线程RISC-V性能。公司的ET-Minion™核心计算阵列旨在提高能源效率，提供TeraFlops和TeraOps计算能力。
自由和开放的RISC-V ISA的采用日益普及，这促使人们需要一个可负担的，标准化的开发平台，该平台应嵌入RISC-V技术并利用各种RISC-V生态系统。为了满足这一需求，Microchip Technology Inc.提供了业界第一个针对PolarFire SoC FPGA的基于RISC-V的片上系统（SoC）现场可编程门阵列（FPGA）开发套件。 微芯片用于PolarFire（SoC）FPGA的Icicle开发套件将公司众多的Mi-V合作伙伴聚集在一起，以加速客户设计在各个行业的部署和商业应用。
想要部署基于RISC-V的可编程SoC FPGA的设计人员现在可以开始开发并评估RISC-V生态系统产品的广泛网络，例如实时操作系统（RTOS），调试器，编译器，系统模块（SoM）以及安全性解决方案。 Mi-V RISC-V合作伙伴生态系统是由Microchip和众多第三方开发的，不断扩展的，全面的工具和设计资源套件，用于完全支持RISC-V设计。 微芯片针对PolarFire SoC和Mi-V生态系统的Icicle套件使PolarFire SoC FPGA具有以下功能：
- SiFive的RISC-V处理器组合和UltraSoC的嵌入式跟踪宏
- Adacore，Green Hills Software，Mentor Graphics和Wind River的开发工具
- 诸如Microchip的Linux和裸机解决方案的Nucleus和VxWorks等商业RTOS解决方案
- DornerWorks，Hex Five，Veridify 安全和wolfSSL的中间件解决方案
- 来自Antmicro，ARIES 嵌入式的，Digital Core Technologies，Emdalo Technologies，Sundance DSP和Trenz Electronic等组织的SOM和设计服务
瑞萨电子已与Andes Technology进行技术IP合作，后者是基于RISC-V的嵌入式CPU内核和相关SoC开发环境的高级供应商。瑞萨选择了AndesCore IP 32位RISC-V CPU内核嵌入其新的特定于应用的标准产品（ASSP）中，该产品将于2021年下半年开始为客户提供样品。
瑞萨基于RISC-V核心架构的预编程ASSP设备的交付，结合专门的用户界面工具来设置应用可编程参数，将为客户提供完整，优化的解决方案。此功能将消除最初的RISC-V开发和软件投资障碍。
RISC-V和欧洲处理器计划
展望RISC-V的未来实施，欧洲处理器计划（EPI）已获得财团与欧盟委员会（FPA：800928）签署的框架合作协议第一阶段的资助，其目的是设计和实施一项新的低功耗欧洲处理器家族路线图，用于极限计算，高性能大数据和一系列新兴应用。
EPI的Accelerator流将基于RISC-V ISA开发和演示完整的欧洲处理器IP，从而提供省电且高吞吐量的加速器磁贴。使用RISC-V可以在硬件体系结构级别和软件级别上利用开源资源，并确保与非欧洲专利计算技术的独立性。向量处理器架构将基于以下指导原则：
- 基于长向量和基于任务的模型的整体吞吐量导向的愿景
- 分层并发和位置利用
- 编程层之间的通信
- 外观非常接近经典顺序编程，以确保生产率
另一方面，专用单元架构将针对一些特定应用。这种特异性将被用来显式管理数据放置以及从本地暂存器存储器中传入和传出的数据，以实现高能效。
基本构建块是一个磁贴，最多包含8个矢量处理器和专用单元。处理器是一致的，通过片上网络共享L2高速缓存存储区，每个存储库都通过片上网络共享其关联的家庭节点代理。处理器将支持RISC-V矢量指令，并控制专用于模板和DL加速的专用单元。矢量和模板功能将解决HPC工作负载，而DL单元将针对AI应用程序。该图块将被集成为处理器网格中的一个节点和独立的测试芯片，以进行演示和软件调试。
如图所示，设计人员有多种使用R的途径高性能应用中的ISC-V ISA技术 例如AI，ML和DL。本系列的下一个也是最后一个常见问题解答将以AI为主题进行扩展，并考虑“用于超低功耗处理和边缘AI的RISC-V”。
参考文献：
Celerity的第二代496核RISC-V Mesh NoC，维基芯片保险丝
DARPA电路以更快的速度实现，DARPA
欧洲处理器倡议，EPI
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