Imperas 软件 Ltd.宣布了其产品范围的最新增强功能 RISC-V参考模型和解决方案 由Cadence，Mentor，Synopsys和基于Metrics云的工具提供的领先的商用SystemVerilog硬件设计验证环境来支持处理器验证。 Imperas与主要客户，行业团体和协会以及Google Instruction Stream Generator（ISG）开发人员合作，增强了OVPsim参考模型，以支持与定向测试，RISC-V Foundation的合规性测试以及由测试人员创建的测试的比较。开源Google随机ISG。将参考模型封装在SystemVerilog UVM（通用验证方法）测试平台中的新方法，允许在同一环境中对RTL和参考模型进行并排比较（分步和比较验证），以进行基于交互事务的分析。
通过此新版本，硬件开发人员可以在SystemVerilog UVM设计验证（DV）环境中首次将RISC-V处理器的黄金参考模型与RTL一起使用。
SoC设计流程的传统观点通常估计，40％到70％的时间和精力都用于验证任务。基于“知名”半导体IP内核的假设，SoC验证几乎完全集中在内核外部的独特增值功能上。现在，借助RISC-V，SoC开发人员可以享受开放式ISA的额外设计自由，并探索定制，优化的指令和扩展的选项。此外，最新的多核SoC现在可以利用各种经过单独优化的内核，每个内核都是针对授权需求量身定制的。现在，对于具有定制处理器或定制指令的任何SoC设计，在RISC-V内核级别进行验证都是一项基本任务。
所有的处理器开发人员都需要一个完整而详细的硬件验证环境，尽管多年来，受人尊敬的行业公司中的ISA和处理器开发人员已经建立了自己专有的DV解决方案和流程。只有RISCV才需要整个行业来访问传统上专有和封闭环境的技术。 Imperas的这一新版本是硬件验证环境的开始，该环境已普遍提供给更广泛的设计师，开发人员和DV工程师社区。
完整的DV测试计划的仿真组件基于4个基本要素：被测设备（DUT）RTL，测试框架，质量参考模型以及要进行比较的合适测试。除了与Google ISG合作之外，Imperas还为RISC-V Foundation合规性工作组做出了贡献，包括开发最新的RV32测试套件。对于RISC-V Vector扩展，Imperas开发了新的Vector遵从性套件和基于最新规范草案的定向测试套件。为了支持主要客户，这些增强的功能和测试将作为对当前Imperas商业产品的升级提供，并且已经在积极使用中。
Imperas RISC-V参考模型的UVM封装，测试台示例，应用说明和文档现在可供评估。
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